Contador binario asíncrono ascendente

Por ser asíncrono, la señal de reloj (señal contada) sólo ataca al flip-flop que contiene el LSb. Por ser binario, la secuencia de conteo es $0,1,\ldots,2^n-1,0,1,\ldots$, donde n es el número de flip-flops que componen el contador. El módulo de un contador binario de este tipo es 2ⁿ (el máximo que se puede conseguir utilizando n flip-flops). Su construcción es muy sencilla si utilizamos flip-flops JK con J=K=1 - en cuyo caso el flip-flop se llama T -. Un contador binario de 1 bit es un flip-flop JK configurado de esta forma. Cada vez que llega un pulso de reloj, el flip-flop bascula, lo que genera sobre Q una secuencia de pulsos de frecuencia mitad que la frecuencia de reloj. Esta señal puede a su vez utilizarse para disparar otro flip-flop T y a la salida de éste tendremos una secuencia de pulsos de frecuencia (de nuevo) mitad. La figura 3.1 describe un contador asíncrono binario de 3 bits y la figura 3.2 muestra las señales obtenidas a las salidas de los flip-flops, junto con la señal de reloj contada.

Notar que, debido al tiempo de retardo asociado a cada flip-flop, el disparo de éstos nunca se produce al mismo tiempo. Dicha circunstancia limita la máxima frecuencia de reloj a la que pueden contar. Lo que está ocurriendo es que, dependiendo de la frecuencia de reloj y de los retardos de propagación de los flip-flops, puede ocurrir la circunstancia en la que, por ejemplo la condición Q₀=Q₁=Q₂=0 - por la que deben de pasar todos los contadores binarios - puede no llegar nunca a cumplirse. Se dice entonces que el contador es imposible de decodificar.

Generalizando, si t_pFF es el tiempo de retardo asociado a un flip-flop y n es el número de flip-flops empleados para construir el contador asíncrono binario, la máxima frecuencia de reloj a la que es posible operar es

$$f_{max}=\frac{1}{t_{p_{FF}}\times n}.$$ (3.1)

  

Figure 3.3: Esquema lógico de un contador BCD asíncrono.

  

Figure 3.4: Cronograma real de un contador BCD asíncrono.